FPGA/CPLD系统设计与应用开发
2011-8
电子工业出版社
周淑阁
240
《FPGA/CPLD系统设计与应用开发》共分4章。第1章是绪论；第2章讲述FPGA/CPLD的开发工具，主要是MAX+plusII和Quartus的使用方法；第3章讲述硬件描述语言，主要讲述VHDL的使用方法；第4章讲解FPGA/CPLD系统设计方法、FPGA/CPLD系统设计综合举例。书中通过实际设计举例使读者逐步学会开发软件的使用方法和逐步掌握使用VHDL的设计方法。综合型例题中注重讲述设计原理和思路，并对波形仿真图的结果加以较详细的解释和说明。内容的编排循序渐进。 《FPGA/CPLD系统设计与应用开发》为高等学校电子信息类专业相关课程的教材，也可以供从事电子技术开发工作的工程技术人员、非电子信息类相关课程的教师和学生参考。
第1章 绪论 1.1 简介 1.2 FPGA/CPLD开发平台 1.3 FPGA/CPLD开发流程 1.4 硬件描述语言（HDL） 第2章 FPGA/CPLD的开发工具 2.1 MAX+plus II开发工具 2.1.1 MAX+plus II的特点 2.1.2 MAX+plus II的安装 2.2 MAX+plus II的使用方法 2.2.1 MAX+plus II的设计流程 2.2.2 MAX+plus II的原理图输入设计法 2.2.3 MAX+plus II的硬件描述语言输入设计法 2.2.4 MAX+plus II中可调参数器件库的使用方法 2.2.5 MAX+plus II中的仿真和分析方法 2.3 Quartus II开发工具 2.3.1 Quartus II概述 2.3.2 Quartus II的界面概况 2.3.3 Quartus II设计流程 2.3.4 Quartus II的原理图输入设计法 第3章 VHDL硬件描述语言 3.1 VHDL的特点和基本语法 3.1.1 VHDL的特点 3.1.2 VHDL的基本语法 3.2 VHDL的结构 3.2.1 库和程序包 3.2.2 实体 3.2.3 结构体 3.3 VHDL中的常用语句 3.3.1 结构体中的并行语句 3.3.2 进程中的顺序语句 3.3.3 结构体中元件定义语句和元件例化语句 3.3.4 结构体中的生成语句 3.3.5 结构体中的块语句 3.3.6 结构体中的子程序 3.3.7 结构体中的状态机设计技术 第4章 FPGA/CPLD系统设计 4.1 FPGA/CPLD系统设计的方法 4.2 数字跑表的设计 4.2.1 数字跑表系统模块图的设计 4.2.2 “分频模块”的设计 4.2.3 “计时模块”的设计 4.2.4 “控制模块”的设计 4.2.5 “显示模块”的设计 4.2.6 综合设计 4.3 自动邮票售票机设计 4.3.1 自动邮票售票系统总体模块图的设计 4.3.2 “票价设定模块”的设计 4.3.3 “邮票类型选择模块”的设计 4.3.4 “点阵票型显示模块”的设计 4.3.5 “票价类型选择与票价设定模块”的设计 4.3.6 “邮票数量设定模块”的设计 4.3.7 “邮票购买模块”的设计 4.3.8 “数据转换模块”的设计 4.3.9 “动态扫描模块”的设计 4.3.10 “数码管显示模块”的设计 4.3.11 综合设计 4.4 乐曲演奏系统的设计 4.4.1 乐曲中的音符和音长问题 4.4.2 乐曲演奏系统的框图 4.4.3 预置数和音长控制模块 4.4.4 模可变计数器模块 4.4.5 占空比均衡控制模块 4.4.6 综合设计 4.5 交通灯控制系统的设计 4.5.1 交通灯控制系统模块图 4.5.2 控制模块设计 4.5.3 显示模块设计 4.5.4 综合设计 4.6 八路抢答器的设计 4.6.1 主持人控制模块 4.6.2 抢答信号锁存模块 4.6.3 倒计时模块 4.6.4 二进制编码转BCD码模块 4.6.5 扫描信号产生模块 4.6.6 数码管位信号与段信号匹配模块 4.6.7 BCD码转七段码模块 4.6.8 报警模块 4.6.9 综合设计 4.7 病床呼叫系统的设计 4.7.1 按键矩阵扩展模块 4.7.2 定时模块 4.7.3 二进制编码转BCD码模块 4.7.4 数码管动态扫描模块 4.7.5 显示段码转换模块 4.7.6 二分频模块 4.7.7 综合设计 4.8 出租车计费系统的设计 4.8.1 车轮脉冲计数模块 4.8.2 里程计数模块 4.8.3 计费模块 4.8.4 动态扫描模块 4.8.5 译码模块 4.8.6 顶层设计原理图 4.9 数字电压表的设计 4.9.1 A/D转换控制模块 4.9.2 数据转换模块 4.9.3 显示译码模块 4.9.4 顶层设计 4.10 数字频率计的设计 4.10.1 分频模块 4.10.2 计数模块 4.10.3 锁存器 4.10.4 动态扫描模块 4.10.5 译码模块 4.10.6 顶层设计原理图
